[Verilog] 4-bit fulladder

이번에는 4-bit fulladder를 설계할 것이다.

그전에 4-bit fulladder를 1-bit fulladder로 하위 모듈을 만들어서 연결해줄 것이다. 

 

1-bit fulladder의 모습으로 behavior-level로 설계를 하였다.

 

사진과 같이 입력값 c,d를 4비트로 선언하여 한 비트씩 1-bit fulladder로 덧셈을 해주었다.

 

testbench에서는 마지막에 carry가 전달되는 것을 확인하기 위해 MSB에서 carry가 발생하게 하였다.

 

 

 

 

simulation의 결과로 마지막에 carry가 발생된 것이 확인 되었다.

 

 

Schematic이 1-bit fulladder 4개의 결합으로 원하는 결과가 나왔다.

Schematic을 잘 따라가다 보면 이전 1-bit fulladder의 carry값이 다음 1-bit fulladder로 들어가는 것을 볼 수 있다.