[Verilog] D flipflop

저번에 이어 이번에는 D flipflop을 설계 할 것이다. D flipflop은 JK flipflop보다 훨씬 간단한 형태를 띄고 있다.

D flipflop은 D의 값에 따라 Q의 값이 달라진다. 즉, D=1이면 Q도 1이되고 D=0이면 Q도 0이 된다.

D의 값에 따라 Q의 값이 따라온다.

 

flipflop 한개는 1bit의 데이터만 저장할 수 있다. 8bit의 데이터를 저장하고 싶으면 8개의 flipflop가 필요하다.

D flipflop 또한 순차회로로 상태표가 필요하다.

 

 

행위 수준으로 모델링한 D flipflop의 모습으로 Q의 값이 D의 값을 따라간다.

여기서 중요한 점은 clk와 같이 동기화 되어 데이터가 저장돼 D의 값이 들어간 후 딜레이가 생겨 Q의 값으로 나온다는 것이다.

 

 

 

시뮬레이션의 결과와 같이 D이 값이 들어가고 Q의 값이 딜레이가 생긴 후 나온다.