[Verilog] FSM(유한 상태 머신)_3

지난 포스트에서 FSM의 기본적인 형태의 코딩 방식을 대략적으로 포스트 했었다.

FSM 같은 경우는 사실상 모든 시스템에서 필수적인 모듈로 들어가게 된다.

모든 시스템을 구현할 때 컨트롤러와 연산부를 구현을 하는데 거의 모든 컨트롤러는 FSM 방식으로 구현을 하는거 같다.

 

FSM에서 제어 신호를 생성하여 실행부로 제어 신호가 전달되어 그 신호에 맞게 동작을 하는게 기본적인 시스템 구현 방식이다.

원래 FSM 설계는 다음 상태를 나타내는 next_state와 현재 상태를 나타내는 state 두 reg형 데이터를 이용하여 구현하였다. 이중에서도 Mealy, Moore 방식의 FSM으로 나뉘어 졌지만

실제 설계를 할때는 next_state를 나타내는 데이터를 사용하지 않고 간단하게 현재 상태를 나타내는 state 데이터만을 사용하여 구현하는 일이 많다.